Per ottenere prestazioni computazionali
elevate e allo stesso tempo di riduzione del consumo di potenza, la geometria
di integrazione gioca un ruolo fondamentale. A 16 nanometri, la collaborazione
tra chi progetta l'architettura computazionale e chi realizza gli strumenti di
sviluppo che portano alla realizzazione del chip, è determinante. Un esempio
emblematico della necessità di affrontare la problematica della realizzazione
dei system-on-chip con geometrie di integrazione al di sotto dei 20 nanometri è
la collaborazione tra un produttore di processori ad elevatissime prestazioni come
Arm e un produttore di strumenti avanzati per lo sviluppo dei chip, come Cadence,
per l'implementazione del chip di test del processore a 64 bit Arm Cortex A57. Adottando
il processo FinFet a 16 nanometri di Tsmc, è stato utilizzato il flusso
completo Cadence Rtl-to-signoff che ha le caratteristiche adatte ad affrontare
le sfide tecnologiche che caratterizzano la geometria d'integrazione sub-20
nanometri, oltre alla piattaforma di progettazione custom Cadence Virtuoso, le
librerie di celle standard Arm Artisan e le librerie di I/O, memorie e Pll
(Phase-locked loop) di Tsmc. Il processo a 16 nanometri basato sulla tecnologia
FinFet richiede lo sviluppo di nuove funzionalità nei tool di progettazione per
affrontare problematiche come l'estrazione RC per transistor 3D, la soluzione
della complessità dei modelli di resistenza per interconnessioni e vias, la
gestione delle librerie di celle quantizzate, la caratterizzazione delle
librerie per i nuovi modelli di transistor e double-patterning su più strati,
ecc.
Cortex A-57,
processore ad elevate prestazioni
Cortex A-57 è il processore di Arm a
elevate prestazioni basato sulla nuova architettura Arm v8. Questo nuovo
processore è inteso a supportare le applicazioni computazionalmente intensive
garantendo consumi di potenza particolarmente bassi. Per ottenere queste
prestazioni, l'architettura Arm v8 oltre ad essere particolarmente efficiente,
si avvale della tecnologia FinFet a 16 nanometri di Tsmc per essere scalabile
con continuità a dimensioni inferiori a 20 nm. Con Armv8 è stato introdotto il
supporto a 64 bit della nota architettura Arm, con particolare attenzione
all'efficienza energetica e la compatibilità con le attuali applicazioni basate
sull'architettura a 32 bit. L'approccio, che ha portato alla realizzazione del
Cortex A-57 si è basato sul potenziamento dei registri e sul supporto di istruzioni
orientate al media processing. Altre soluzioni architetturali hanno riguardato
l'indirizzamento esteso e la crittografia supportata da specifiche istruzioni
intese a rendere particolarmente efficienti gli algoritmi su cui si baseranno
le applicazioni superphone e tablet computing di nuova generazione.
La sfida del processo sub-20 nanometri
Il processo sotto i 20 nanometri implica una serie di sfide per ottenere
silicio di elevata qualità e sistemi complessi come i system-on-chip in tempi
rapidi e a costi ragionevoli. A questo stadio di tecnologia d'integrazione è
necessario un approccio olistico, in cui il modello di progettazione è
unificato, un livello di astrazione più elevato e la convergenza della
progettazione ad ogni livello del flusso. A 20 nm i chip i chip hanno strutture di dimensioni 10 volte più piccole
della lunghezza d'onda della luce del laser utlizzato dalla tecnologia
litografica per disegnare i componenti circuitali sul silicio. Questo rende
particolarmente critica e imprecisa la realizzazione dei chip con le
metodologie tradizionali. Scendere al di sotto dei 20 nanometri rappresenta un nodo tecnologico che
innalza il livello di complessità dell'integrazione e della progettazione dei
chip. Per esempio, aumentando la resistenza dei fili implica il dimensionamento
variabile dei fili e tecniche più avanzate di tapering. L'estrazione, il
timing, l'analisi dell'integrità del segnale e la modellazione richiedono una
molteplicità di varianti da tenere in conto per garantire sufficiente
accuratezza senza sacrificare le prestazioni. A queste problematiche di
integrazione si aggiungono anche altre collaterali come quelle del packaging e
dell'integrazione delle IP. La complessità del processo produttivo sotto i 20
nanometri è quindi una sfida che richiede di essere affrontata in maniera
interdisciplinare, in quanto il processo di sviluppo ad ogni stadio è
condiziona l'intero flusso, quindi ogni stadio è condizionato da tutti gli
altri. Le nuove soluzioni per affrontare la sfida dei sub 20 nanometri
integrano gli strumenti, le metodologie e i modelli in un framework unificato
per lo sviluppo del silicio che consiste di tre componenti chiave: unificazione
del flusso di progettazione; astrazione delle parti del progetto; convergenza
della progettazione dall'inizio del flusso di progettazione. Questi tre
componenti consentono di garantire efficienza e predicibilità dei risultati.
Tecnologia di
processo FinFet da 16nm
A differenza di un Fet planare, il FinFet
impiega una struttura, a forma di aletta verticale che sporge dal substrato,
con il gate che avvolge i lati e la parte superiore dell'aletta, producendo
così transistor con correnti a bassa perdita e a rapida commutazione. I FinFet
contribuiscono a fornire i vantaggi in termini di potenza, prestazioni e area
necessari per sviluppare SoC altamente differenziati per tecnologie a 16 nm e
inferiori. I vantaggi del FinFet sono: soppressione dell'effetto del canale
corto; migliore pilotaggio della corrente; maggiore compattezza e maggiore
economicità. Il recente accordo tra Cadence e Tsmc per sviluppare
l'infrastruttura di progettazione per la tecnologia FinFet da 16 nanometri è
emblematico della necessità di affrontare efficacemente e in maniera
collaborativa le sfide di progettazione analisi dal progetto fino al sign-off. Un passo fondamentale è la certificazione della tool
chain per il processo FinFet Tsmc a 16 nanometri tra cui Spectre, Liberate,
Virtuoso, Encounter Digital Implementation, Virtuoso Power System ed altri. La
tool chain è stata certificata già a 20 nanometri per la progettazione del Arm
Cortex-A9. La recente implementazione del processore a 64 bit Arm Cortex-A57
con la tecnologia FinFet basata sulla tool chain di Cadence è un ulteriore
conferma della validità dell'approccio cooperativo nello sviluppo di
architetture computazioni molto complesse basate su tecnologie di integrazione
microelettronica che è sempre più vicina alla dimensione molecolare del
silicio.
Accelerare lo
sviluppo dei SoC
Facilitare e accelerare lo sviluppo di
IC complessi è fondamentale per garantire un ragionevole time-to-market e limitare
i costi di sviluppo. Il Timing Sign-off Solution Tempus di Cadence è un nuovo
strumento di analisi timing statica e sign-off che consente agli sviluppatori di
SoC di accelerare il processo di chiusura timing e trasferire in tempi
relativamente brevi rapidamente il progetto alla produzione. Tempus ha un approccio
nuovo rispetto agli strumenti di timing sign-off correnti, essendo capace di gestire
progetti contenenti centinaia di milioni di istanze di celle senza sacrificare
il livello di accuratezza e di conseguire una chiusura timing nel giro di
alcuni giorni su un progetto che, con i flussi tradizionali, avrebbe richiesto
diverse settimane.
