L’alimentazione verticale consente fino a 100 kA di erogazione di corrente e tensione del core multi-rail. Ecco il punto da Vicor
La recente introduzione di nuovi supercomputer basati su gruppi di processori AI ASIC sta ampliando i confini delle reti di alimentazione verso livelli inimmaginabili fino a pochi anni fa. Con livelli di corrente che sfiorano i 100 kiloampere/Gruppo ASIC, è necessaria un’innovazione nelle architetture dei sistemi di alimentazione, nelle topologie, nei sistemi di controllo e nei package per garantire correnti così elevate. A causa dell’aumento dei livelli di alimentazione, l’alimentazione a 48 V è essenziale. Inoltre, i gruppi di processori in package ristretti limitano la fattibilità dell’alimentazione laterale, rendendo necessario un nuovo approccio.
L’architettura Factorized Power Architecture (FPA) di Vicor a 48 V direct-to-load (<1 V) è decisamente diversa dalla comune architettura a bus intermedio a 48 V (IBA), composta da un convertitore a bus intermedio seguito da regolatori PoL multifase. La FPA gestisce in modo esclusivo ciascuna delle sfide di alimentazione che i sistemi basati su gruppi di processori devono affrontare con soluzioni innovative e consente altresì l’alimentazione verticale (VPD), che è essenziale per fornire alte correnti a tali sistemi.
Sfide di alimentazione dei gruppi
I gruppi di ASIC hanno package ristretti per ottenere la larghezza di banda ad alta velocità necessaria per ottenere i teraflop di prestazioni di elaborazione richiesti per carichi di lavoro di addestramento dell’AI come la guida autonoma. Ogni processore del gruppo può richiedere da 600 a 1.000 ampere, il che per le schede acceleratrici a processore singolo rappresenta un problema di alimentazione con significative perdite di impedenza dei circuiti stampati o del substrato se il posizionamento del regolatore VR non è fisicamente vicino ai pin di alimentazione del processore. Inoltre, i rapidi progressi dell’intelligenza artificiale (AI) sono abilitati dalle GPU e dai processori specializzati di AI che utilizzano processi produttivi da 7 nm, 5 nm e presto a 3 nm. Le tensioni operative nominali del core di questi processori sono attualmente comprese tra 0,75 e 0,85 V. Per soddisfare i carichi di lavoro prestazionali richiesti dall’AI, GPU e processori sono montati su schede acceleratrici, che vengono poi raggruppate in un sistema basato su server rack con 4 o 8 schede per rack per data center e computer ad alte prestazioni.
Tuttavia, le recenti introduzioni di Cerebras e Tesla hanno mostrato un approccio alternativo al raggruppamento degli stessi AI ASIC, che consente di creare supercomputer estremamente veloci e ad alta densità, ma presenta ulteriori importanti sfide di alimentazione e gestione termica/raffreddamento.
Per l’alimentazione, il gruppo ASIC/GPU non lascia spazio per l’alimentazione laterale, come nelle schede AI a processore singolo o doppio e l’I/O ad alta velocità utilizzato è estremamente sensibile al rumore di commutazione ad alte correnti presente con i regolatori buck multifase hard-switching.
Il fatto di avvicinare ancora di più il regolatore VR multifase hard-switching al processore porta con sé anche il rumore associato, che rende ancora più difficile la progettazione di un PDN sufficiente per l’I/O sensibile al rumore.
A un tipico valore di progettazione di 40-60 A/fase, il numero di fasi discrete necessarie per fornire alte correnti di picco (>1.500 A per core in molti casi) può facilmente superare 30 fasi per AI ASIC o GPU, un numero che è difficile, se non impossibile, da raggiungere con l’alimentazione laterale.
La potenza fattorizzata sblocca nuovi livelli di erogazione di corrente
L’architettura di potenza fattorizzata si basa sul principio fondamentale di dividere un convertitore di potenza in due funzioni primarie, ottimizzando ciascuna separatamente e quindi implementando tali funzioni come sistema. Le due funzioni sono la regolazione e la moltiplicazione di corrente.
Regolazione. L’efficienza di un regolatore è inversamente proporzionale al lavoro svolto: più lavora, più bassa è l’efficienza. Più si avvicinano le tensioni di ingresso e uscita di un regolatore, meno lavoro viene svolto e si ottiene una maggiore efficienza. Grazie alla sua posizione nel sistema, la FPA minimizza il differenziale di tensione ingresso-uscita del regolatore. Il regolatore PRM è realizzato utilizzando una topologia buck-boost con commutazione a tensione zero (ZVS), che presenta un’elevata efficienza quando la differenza di tensione in ingresso e in uscita è lieve. La ZVS riduce notevolmente le perdite di commutazione, consentendo il funzionamento ad alta frequenza e riducendo notevolmente le dimensioni del convertitore. Il PRM regola tipicamente un ingresso tra 40 e 60 V a una tensione di uscita tra 30 e 50 V.
Soft switching e moltiplicazione di corrente. Il PRM è seguito da un secondo stadio che esegue una funzione di abbassamento della tensione e aumento della corrente. Questo viene implementato utilizzando la topologia Sine Amplitude Converter (SAC) in un dispositivo chiamato moltiplicatore di corrente VTM. Il comportamento del VTM può essere realizzato come un trasformatore ideale, dove la tensione di ingresso e in uscita è collegata da un rapporto fisso e l’impedenza del dispositivo rimane bassa (centinaia di µΩ) oltre 1 MHz.
Dato che non c’è stoccaggio di energia nel VTM, questo può fornire grandi quantità di energia, se rafreddato a sufficenza. Ciò consente di unire la potenza del VTM alla potenza termica del processore.
La topologia SAC utilizza un sistema di controllo di commutazione a tensione zero e corrente zero, riducendo ulteriormente il rumore di commutazione e le perdite di potenza. (Figura 1)
Insieme, il PRM e il VTM costituiscono gli elementi costitutivi della FPA. Uno è dedicato alla regolazione e l’altro alla trasformazione e alla moltiplicazione di corrente.
Il pacchetto SM-ChiP riduce il rumore e migliora le temperature
Mentre la topologia e l’architettura utilizzate per implementare un regolatore ad alte prestazioni sono importanti, altrettanto importante è la tecnologia del package. Il package Vicor SM-ChiP integra tutto (passivi, magnetici, FET e controllo) in un unico dispositivo. Inoltre, questo package è progettato per consentire l’estrazione più efficiente di corrente con la più bassa impedenza termica per facilitare il raffreddamento. Molti SM-ChiP includono anche la schermatura metallica messa a terra su una superficie significativa del dispositivo. Ciò serve non solo a facilitare il raffreddamento ma anche a localizzare correnti parassitarie ad alta frequenza per evitare che si propaghino all’esterno del dispositivo.
L’alimentazione verticale taglia le perdite PDN del 95%
L’alimentazione laterale per gli array dei gruppi di processori è quasi impossibile con array di grandi dimensioni. La soluzione migliore per l’alimentazione dei gruppi di processori è l’alimentazione verticale (VPD). Nella VPD, il moltiplicatore di corrente si trova direttamente sotto il processore sul lato opposto della scheda, riducendo significativamente le perdite di PDN grazie alla riduzione della distanza che la corrente percorre attraverso la scheda madre. Per ottenere questa funzione, la VPD ha bisogno di due caratteristiche chiave. (Figura 2)
In primo luogo, la zona direttamente sotto il processore contiene condensatori ad alta frequenza che sono necessari per disaccoppiare correnti ad altissima frequenza (>10 MHz) dal resto del sistema. In secondo luogo, per la massima efficienza, la posizione fisica e il modello di corrente in uscita dalla soluzione VPD deve rispecchiare esattamente la posizione e il modello degli input di alimentazione del core del processore. Ciò consente al flusso di alta corrente di ottenere un vero profilo “verticale”.
Per ottenere queste caratteristiche, la soluzione Vicor VPD è un modulo integrato costituito da tre strati: un array moltiplicatore di corrente VTM implementato con una trasmissione sotto e un regolatore PRM montato sopra per fornire una soluzione a 48V direct-to-load completamente regolata per ogni processore, un DCM.
La trasmissione svolge due funzioni: incorpora una capacitanza di disaccoppiamento ad alta frequenza e ridistribuisce la corrente dal VTM in un modello che rispecchia il processore sopra di esso.
L’array VTM è dimensionato in base alla corrente in uscita del processore e il PRM è dimensionato in base ai requisiti di potenza. Se la GPU o l’ASIC richiedono più linee di alimentazione, gli strati VTM e PRM possono essere implementati con PRM e VTM indipendenti, dimensionati per soddisfare i requisiti di corrente e tensione per ogni specifica linea. (Figura 3)
L’architettura Vicor FPA, il sistema di controllo ZVS e ZCS, la topologia del moltiplicatore di corrente SAC ad alta frequenza e la tecnologia di packaging SM-ChiP forniscono tutti gli elementi per perfezionare la VPD. Risolve la sfida dell’alimentazione a basso rumore ai gruppi, alleggerendo il design meccanico di raffreddamento e gestione termica con un package di moduli di potenza ad alta efficienza e termicamente idoneo.
La soluzione VPD è un vero e proprio fattore abilitante per i sistemi AI ad alte prestazioni, consentendo l’analisi massiva dei dati ad alta velocità attraverso il gruppo per perfezionare i modelli di apprendimento e far avanzare l’apprendimento automatico a livelli significativamente più elevati.
Un modo migliore per una potenza di calcolo ad alte prestazioni
L’AI e l’apprendimento automatico sono agli albori. Ci vorranno anni prima di arrivare alla velocità di crociera. Questa accelerazione richiederà un’elaborazione più rapida per soluzioni più complesse. I supercomputer basati su processori AI ASIC richiederanno più potenza di quanta i metodi convenzionali possano oggi fornire. Un nuovo approccio innovativo all’alimentazione è l’unico modo in cui la promessa dell’AI può concretizzarsi.
Saranno necessarie architetture di sistema di alimentazione, topologie, sistemi di controllo e package che lavorino in sinergia per offrire correnti sempre più alte. L’alimentazione verticale, sfruttando la moltiplicazione di corrente, è la soluzione privilegiata. Si tratta di un approccio comprovato, che soddisfa le esigenze del calcolo ad alte prestazioni oggi e può facilmente essere scalato per tenere il passo con le esigenze future. È compatto, efficace e può ridurre le perdite di PDN fino al 50%.
