Cadence Design Systems, ha annunciato di aver realizzato il primo prototipo su silicio dell'IP di interfaccia per la versione preliminare dello standard JEDEC DDR5. Il chip di test Cadence è stato fabbricato con il processo da 7nm di TSMC e raggiunge una velocità di trasmissione di 4400 megatransfer al secondo (MT/s), cioè il 37,5% in più della più veloce memoria commerciale DDR4 a 3200MT/s. Grazie a questo importante risultato, i fornitori di SoC che sviluppano sottosistemi di memoria ad alta velocità per applicazioni server, storage ed enterprise di fascia alta possono iniziare a progettare i loro sottosistemi DDR5 utilizzando IP per PHY e controller testata su silicio da Cadence.
Cadence è pronta a coinvolgere immediatamente i clienti per avviare progetti SoC che integrano interfacce di memoria DDR5.
