Il progetto di un sistema elettronico coinvolge sempre un aspetto relativo dell'efficienza energetica, sia dal punto della riduzione della potenza in gioco per ridurre la generazione di calore e i relativi problemi di dissipazione che da quello dei consumi veri e propri; l'aspetto relativo al contenimento della potenza in gioco e dissipata è stato affrontato riducendo progressivamente le tensioni di funzionamento dei dispositivi man mano che aumentava l'integrazione: i risultati sono stati soddisfacenti fino alle generazioni di circuiti non nanometriche, ma ora occorre trovare altre strade. Inoltre la riduzione dei consumi in senso stretto è diventato di estrema attualità in tempi più recenti, per altre due ragioni: l'esponenziale diffusione dell'elettronica di consumo per applicazioni mobili, alimentata da batterie di vario tipo di cui è indispensabile sfruttare la carica con la massima parsimonia, e la crescente consapevolezza e attenzione sui temi ambientali (con l'ulteriore l'innegabile impatto della recente crisi economica) che ha spinto ancora di più a realizzare ed adottare soluzioni che privilegino un uso razionale dell'energia disponibile. Il consumo di energia dei chip può apparire trascurabile rispetto a quello di altre applicazioni, civili e industriali, ma è la prevedibile progressione degli stessi che induce a intervenire, perché consumi che adesso ammontano a qualche punto percentuale del totale, in virtù della pervasività dell'elettronica integrata possono, fra non molto diventare veramente massicci.
L’ottimizzazione nei semiconduttori
Questa corsa all’efficienza, in ambito prettamente elettronico si declina a più livelli: dal quello dei semiconduttori e dei relativi processi a quello circuitale e sistemistico, per poi arrivare al livello del prodotto finito (gestione dell'alimentazione e configurazione di piattaforme alternative). I processi produttivi dei dispositivi a semiconduttore e le relative tecnologie sono il primo passo dell'ottimizzazione. Le geometrie del layout del circuito integrato influiscono sui consumi in base ai principi fisici che regolano il flusso dei portatori di cariche e l'obiettivo generalizzato è quello di ridurre le correnti parassite dei singoli transistor in modo da ridurre, di conseguenza, la corrente di stand-by dei componenti. Ogni produttore adotta soluzioni diverse: l'approccio più frequente è quello che prevede di utilizzare per lo strato che separa il gate dal canale del Mosfet (nella realizzazione di circuiti integrati planari) un materiale ad elevata costante dielettrica (high-k nel linguaggio internazionale ormai di uso comune, anche se la costante dielettrica storicamente è indicata con la lettera greca ε) in modo da aumentare l'isolamento e da impedire che, con il transistor non in conduzione, vi sia un flusso di portatori dovuto all'elevato valore del campo elettrico in gioco che attraversa comunque l'isolamento stesso e che sarebbe appunto una corrente di perdita. Problema tanto più pressante quanto più si scalano le geometrie di processo e quindi si riduce lo spessore dello strato di isolante. Sostituire l'attuale strato isolante in silicio (SiO2) con un diverso materiale, tipicamente ossidi di afnio oppure tantalio o zirconio implica poi la necessità di utilizzare per il gate materiale diverso (metallo anziché silicio) per evitare difficoltà di adesione e collegamento fisico con lo strato isolante. Questa soluzione (high-k e metal gate) è quella adottata ad esempio da Intel per la generazione di Cpu a 45 nm, oppure da Infineon, che propone una architettura descritta come multi gate Fet (MugFET) che sfrutta un dielettrico ad alto valore di isolamento (high-k) per separare il gate dal canale e un gate in metallo ottenendo alta velocità di commutazione e minori correnti di perdita. Secondo l'azienda tedesca infatti la struttura multigate per mette di ottenere una riduzione del 90% della corrente di standby e del 50% della corrente di pilotaggio rispetto ai valori degli attuali circuiti a 65 nm. Freescale invece ha sviluppato un processo multi VT che si basa sull'idea di abbinare in un unico componente transistor a bassa VT e ad alta VT. La tensione di soglia di un transistor (la VT, appunto) determina il livello di corrente di pilotaggio del transistor stesso; con una bassa tensione di soglia si hanno correnti maggiori e quindi prestazioni in genere migliori ma con peggioramento (aumento) anche delle correnti di perdita. L'idea è stata dunque quella di usare dinamicamente transistor a bassa VT solo nei percorsi critici del componente preferendo invece transistor con VT più alta nel resto del layout dell'integrato minimizzando le correnti di standby. Ovviamente questo approccio è abbinato all'utilizzo di tecniche di miglioramento delle strutture stesse che permettono di ottimizzare l'efficienza, ad esempio la tecnica di polarizzazione attiva della zona well del transistor per controllare la corrente di canale in tempo reale, tramite un segnale di feedback interno consente di ottenere da uno stesso transistor il funzionamento sia a bassa che ad alta VT, modificandola di volta in volta.
Ricerche e progetti in corso
Per ridurre sostanzialmente le correnti di leakage e quindi i consumi in stand-by, sono poi in corso varie ricerche sperimentali che puntano ad architetture innovative. Ibm e il Politecnico di Losanna, con varie altre università anche italiane, stanno lavorando al progetto Steeper, che prende in considerazioni transistor ad effetto tunnel (Tfet) basati su silicio (Si), silicio-germanio (SiGe) e nanofili (nanowire) di semiconduttori III-V. Il nome del progetto deriva dal particolare andamento (steep slope) della curva che descrive la transizione tra gli stati di on e off del transistor, ovvero con un andamento molto più ripido rispetto all'attuale limite di 60 mV/decade dei transistor ad effetto di campo metallo-ossido-semiconduttore (a temperatura ambiente. Questo consentirebbe contemporaneamente di ridurre la perdita di sottosoglia e la tensione di funzionamento. La corrente di sottosoglia è una debole corrente tra il source e il drain quando il transistor è in interdizione cioè quando la tensione applicata al gate non raggiunge (appunto) il valore di soglia VT necessario alla formazione del canale ; in questa situazione non dovrebbe aversi alcuna corrente tra source e drain ma in realtà quando la tensione VGS è inferiore ma prossima a VT, alcuni elettroni del source scorrono verso il drain dando vita ad una piccola corrente di drain che dipende esponenzialmente da VGS e che per i MosFet è una corrente parassita. I nanofili misurano solo pochi nanometri (nm) di diametro e che permettono un controllo elettrostatico ottimale del canale del transistor. In un Tfet, viene sfruttato il tunneling quantistico banda-banda per accelerare la commutazione. A un approccio sostanzialmente simile sta lavorando Tsmc per realizzare quello che è stato definito "green transistor" (in breve gFet) che sfruttando l'effetto tunnel per ottenere valori migliori per le correnti Ion e Ioff lavorando a soli 0,2 V, nell'ipotesi di individuare materiali semiconduttori con Eg adeguato (cioè con gap energetico tra le bande sufficientemente basso).
