I dispositivi Fpga e SoC
Generation 10 di Altera sono stati ottimizzati in funzione del processo
tecnologico, oltre ad aver adottato nuove soluzioni di architettura
computazionale. Ciò ha consentito di ottenere una densità di integrazione
superiore a quelle delle attuali tecnologie e soprattutto consumi
significativamente più bassi. Per ottenere questi risultati, Altera ha adottato
la tecnologia di integrazione Tri-Gate da 14 nm di Intel e il processo di
integrazione da 20 nm di Tsmc.I dispositivi logici
programmabili stanno diventando sempre più importanti e determinati nello
sviluppo dei sistemi embedded di nuova generazione, ove i requisiti sono
particolarmente stringenti relativamente ai consumi energetici, alle dimensioni
e alla potenza computazionale. Fpga e SoC sono ormai alla base della realizzazione
delle più avanzate e potenti applicazioni nel settore delle reti di
comunicazione, broadcast, elaborazione dati e archiviazione elettronica dei
dati. Grazie a queste soluzioni non solo si abbattono i costi energetici, ma
anche quelli di sviluppo. La potenza computazionale di questa nuova generazione
di Fpga e SoC deriva dal processo Tri-Gate a 14 nm che consente di raggiungere una frequenza di
funzionamento che supera il gigaHertz e conseguentemente i 10 TeraFlops (10 milioni di miliardi di
operazioni floating-point al secondo) di capacità di elaborazione numerica dei segnali a
precisione singola. Il livello di integrazione è inoltre particolarmente
elevato, oltre quattro milioni di elementi logici su un singolo die. Un risultato importante delle
nuove soluzioni Fpga e SoC di Altera sono gli Arria 10, i dispositivi
programmabili di fascia media che offrono sia le prestazioni e le funzionalità
delle attuali Fpga di fascia alta, sia le prestazioni di consumo energetico in
termini di migliore funzionalità e prestazioni: 1,15 milioni di elementi logici,
blocchi funzionali di proprietà intellettuale e un processore di sistema di
seconda generazione basato sul dual-core Arm Cortex-A9 operante a 1,5 GHz. Gli
Arria 10 offrono anche una larghezza di banda quadrupla rispetto a quelli della
generazione corrente (28 Gbps di banda transceiver), e prestazioni di sistema
triplicate, incluso il supporto di Ddr4 da 2666 Mbps Ddr4 e di Hybrid Memory
Cube fino a 15 Gbps.L'ambiente di sviluppo Quartus
II è fondamentale per lo sviluppo di applicazioni embedded. I flussi di progettazione
ad alto livello comprendono il kit di sviluppo software OpenCL, la SoC Embedded
Design Suite e il Dsp Builder.
Il
vantaggio della tecnologia Tri-Gate
La geometria di integrazione
3-D Tri-Gate, rispetto a quella planare sta soprattutto nella effettiva
larghezza del canale conduttivo, dato che la capacità di condurre corrente e le
prestazioni in generale di un transistor sono direttamente proporzionali alla
larghezza effettiva del canale. È proprio la dimensione 3-D che consente di
ampliare in maniera particolare proprio la larghezza del canale nella terza
dimensione, senza impattare sull'area del layout. Le migliori prestazioni che
si ottengono in termini di efficienza energetica sono proprio legate al
controllo più efficiente del canale, in quanto la sub threshold leakege current
dal source al drain nello stato di Off viene sostanzialmente ridotta rispetto a
quanto avviene nella soluzione 2-D. Ne consegue anche una riduzione della
tensione di alimentazione e della corrente di leakage, fattori questi che
contribuiscono ulteriormente al risparmio energetico. Il
vantaggio più importante della tecnologia Tri-Gate per le Fpga e i relativi
prodotti che adottano soluzioni basate sulla logica programmabile sta proprio
nel poter ulteriormente avvantaggiarsi della legge di Moore che, con l'aumento
di densità, garantisce maggiori prestazioni, potenza e più basso costo per
transistor. Il passaggio alla geometria di integrazione 3-D e allo stesso tempo
di 14 nm, consente di raddoppiare due volte la quantità di transistor
equivalenti integrabili, per esempio consentendo di realizzare strutture multi
die.
Le prestazioni Dsp
Lo Stratix 10 Fpga e SoC ha una
capacità di elaborazione superiore ai 10 TeraFlops in singola precisione in
formato standard Ieee-754. Grazie a queste prestazioni computazionali, Stratix
10 consente di affrontare e soddisfare i requisiti di applicazioni
computazionalmente intensive come quelle delle comunicazioni satellitari o
delle applicazioni video ad alta risoluzione, con costi di sistema competitivi
rispetto alle prestazioni basate sugli Application Specific Processor. Oltre a queste
prestazioni computazionali, Stratix 10 mette a disposizione anche soluzioni di
architettura che allo stesso tempo permettono di accelerare il processo di
elaborazione attraverso l'efficienza. I blocchi Dsp a precisione variabile dal
9x9 bit fino alla precisione singola del floating-point permettono di ottenere
un'architettura di elaborazione del segnale perfettamente corrispondente
all'algoritmo che questa implementa. Ciò consente di risparmiare una parte del
sistema che risulterebbe ridondante a favore di un minor consumo energetico o
dell'integrazione di altri algoritmi nello stesso chip. La precisione variabile
nei blocchi Dsp è stata resa ancora più versatile negli Arria 10 Fpga e SoC.
Questa è applicabile blocco per blocco variando dal fixed-point al
floating-point (Ieee-754 compatibile). Ciò consente allo sviluppatore di
ottenere il massimo dell'ottimizzazione dell'architettura di computing. Inoltre,
lo sviluppatore ha a disposizione il Dsp Builder per lo sviluppo ad alto
livello dell'architettura computazionale più idonea alla natura degli algoritmi
Dsp da implementare. I nuovi blocchi includono: registri di pipeline interni; 108 input e 74 output; moltiplicazione 18x19,
con pre adder che utilizza due ingressi a 18 bit; secondo accumulatore
opzionale (registro di feedback) per il filtraggio seriale complesso; doppio
moltiplicatore 18x19 indipendenti; nessuna restrizione nell'uso di un pre adder
hardware e di coefficienti esterni nella modalità a 18 bit; tutte le modalità
prevedono un accumulatore a 64 bit; ogni blocco Dsp a precisione variabile
dispone di un bus a cascata a 64 bit; la precisione più elevata è ottenibile
mettendo in cascata i blocchi a precisione variabile.
Il Dsp Builder
Il Dsp
Builder di Altera è un blockset standard avanzato che consente la generazione
di codice di descrizione dell'hardware relativo alla implementazione hardware
di algoritmi Dsp utilizzando come ambiente host Simulink di Mathworks. Il
blockset consente di: passare dalla descrizione funzionale ad alto livello a
quella Vhdl ottimizzata sul target Fpga; eseguire operazioni di elaborazione
vettoriale sia in fixed che in floating-point; utilizzare un system clock
specificato dal progettista per il pipelining, il time-division multiplexing e
il close timing; accedere alle funzioni avanzate math.h e ai dati multicanale;
generare tabelle di utilizzo delle risorse; generare automaticamente i progetti
o gli script. Il Dsp Builder richiede quindi l'ambiente congiunto
Matlab/Simulink oltre ai toolbox Fixed-point, mentre è utile disporre del
signal processing toolbox per l'implementazione degli algoritmi Dsp.
