Secondo Cisco le previsioni di crescita del traffico dati sulla rete mobile sarà del 66 % annuo fino al 2017 e due terzi di questi sarà di natura video. Fra solo due anni, sempre secondo Cisco, si arriverà all’impressionante livello di traffico dati di 11,2 ExaByte al mese, cioè un quintillione di byte al mese. È chiaro che con un simile traffico dati sia la rete, sia i dispositivi che ad essa si connettono, dovranno necessariamente soddisfare requisiti computazionali che gli attuali paradigmi di elaborazione, sia hardware che software, non sono in grado di soddisfare. La riduzione della geometria di integrazione e la logica programmabile sono una delle risposte alle sfide che nei prossimi anni dovranno essere affrontate dagli sviluppatori di sistemi embedded. Una delle alternative alla complessità crescente delle applicazioni, intesa a garantire le necessarie prestazioni computazionali e di sistema, sono state le logiche hardware, in particolare gli Asic (Application specific integrated circuits) che permettono di ottenere la completa implementazione hardware dell’applicazione a fronte di elevati investimenti in termini di strumenti e risorse uomo (anche superiori ai 10 milioni di dollari per la tecnologia Asic a 28 nanometri). La flessibilità della tecnologia Fpga (Field programmable gate array) già dal 2005, quando la logica programmabile passò ai 90 nanometri di integrazione mentre gli Asic era a 130 nanometri, evidenziava un break-even significativo a favore delle Fpga rispetto agli Asic. La riduzione della geometria di integrazione per gli Asic è stata meno rapida di quella relativa alle Fpga. Quando nel 2008 le Fpga avevano ridotto la geometria di integrazione a 40 nanometri, gli Asic integravano ancora a 130 nanometri, amplificando notevolmente il break-even point. Il successivo passaggio a 20 nanometri di integrazione e l’attuale avvicinamento ai 10 nanometri hanno definitivamente stabilito la particolare effettività della tecnologia Fpga per affrontare le problematiche di progettazione dei sistemi embedded della prossima generazione, sia in termini di minor costo di sviluppo, sia in termini dimensionali, di consumo di potenza e di potenza computazione, nonché di capacità di integrazione su singolo chip del sistema.
Tecnologia dei transistor 3-D e nuove soluzioni di architettura computazionale
L’innovazione tecnologia nel campo dell’integrazione microelettronica è la chiave di volta per abilitare i nuovi paradigmi dei sistemi ad elevate prestazioni. La nuova tecnologia dei transistor nota come Tri-Gate o FinFet ha creato i presupposti per scalare la geometria di integrazione fino a 10 nanometri. Intel ha già venduto 500 milioni di dispositivi in tecnologia FinFet alla fine del 2014, e ciò significa che si tratta di una tecnologia matura e pronta per essere adottata dalla logica programmabile, in particolare la Fpga. La riduzione della geometria di integrazione è solo una parte della soluzione. Soddisfare il fondamentale requisito del raggiungimento di accelerazione di almeno quattro volte quella offerta dall’attuale tecnologia, implica lo sviluppo di nuove soluzioni di architettura della logica computazionale, la disponibilità di nuove Intellectual Property e di modalità di interconnessione. Quelle che si intendono amplificare sono le prestazioni computazionali relative al processing digitale dei segnali, in particolare il processing digitale del segnale video che è il più impegnativo per i sistemi embedded. Il maggior livello di integrazione disponibile a una scala quasi 10-nanometrica consente di implementare sia soluzioni d’architettura computazione innovative, sia di aumentare il livello di integrazione di sistema, in particolare far evolvere la logica programmabile verso l’architettura System-on-Chip, consentendo l’integrazione di processori hardware come per esempio gli Hps (Hardware Processor Systems) basati sull’architettura Arm. Una di queste innovazioni d’architettura Fpga è HyperFlex che Altera ha applicato nei dei SoC e le Fpga della serie Stratix 10 che utilizza il processo Tri-Gate da 14 nm di Intel. Questa innovazione si combina anche con la capacità di integrazione di tecnologie eterogenee basate sul packaging di sistema SiP (System-in-Package) che porta alla dimensione bidimensionale a quella tridimensionale l’assemblaggio nel package dei chip. Uno delle innovazioni architetturali più importanti introdotte con HyperFlex sono la distribuzione pervasiva dei registri (Registers Everywhere”, cioè l’aggiunta di registri in tutti i segmenti di routing) e l’integrazione di processori hardware come per esempio gli Hps basati sull’architettura Arm.
L’approccio Registers Everywhere e la soluzione SiP
I SoC e gli Fpga della serie Stratix 10 di Altera utilizzano la nuova architettura HyperFlex. Questa prevede la presenza di registri in tutti i segmenti di routing dell'interconnessione del core, in modo da consentire ai SoC e agli Fpga della famiglia Stratix 10 di sfruttare i vantaggi derivati dall'utilizzo di tecniche di progettazione come il re-timing dei registri e il pipelining Queste tecniche di progettazione non sarebbero convenienti con gli Fpga basate su architetture tradizionali mentre l’architettura HyperFlex permette di eliminare percorsi critici e ritardi di routing. Raddoppiare le prestazioni della logica del core consente di migliorare l’utilizzazione del sistema e di ottimizzare i consumi, riducendo la lunghezza del data path e tutto quanto porta al fenomeno del disallineamento temporale tipico delle architetture tradizionali. Grazie a questa innovazione architetturale, i consumi di potenza elettrica scendono del 70%.
I SoC e gli Fpga della serie Stratix 10 utilizzano la tecnologia di packaging di sistema 3D nota come SiP. In tal modo riescono a combinare la struttura monolitica della Fpga con quella di altri incrementando il livello di integrazione senza intervenire sul chip Fpga. Questo, grazie a questa soluzione è scalabile a livello di sistema e allo stesso tempo ovvia a tutte le problematiche di integrazione on board. L'integrazione di tecnologie eterogenee si basa sulla tecnologia Emib (Embedded Multi-die Interconnect Bridge) di Intel. I dispositivi della serie Stratix 10 utilizzano la tecnologia Emib per integrare i transceiver seriali a elevata velocità e i tile (blocchi logici, di memoria e Dsp). Questo modello di integrazione eterogenea on package del sistema consente di ottenere versioni molto differenziate del sistema basato sul core Fpga in tempi relativamente brevi rispetto alla soluzione single chip e di integrazione su scheda. In particolare, l’integrazione di tecnologie eterogenee SiP 3D permette ai dispositivi Stratix 10 di integrare transceiver ad alta velocità (56 Gbps).
Hardware Processor e sicurezza on-chip
Gli Stratix 10 integrano un Hps basato su un processore quad-core Arm Cortex-A53 a 64 bit corredato da un insieme completo di periferiche tra cui un'unità per la gestione della memoria di sistema, controllori di memoria esterna e interfacce di comunicazione a elevata velocità. Con l’integrazione di HPS, la Fpga diventa a tutti gli effetti un system-on-chip. La natura SoC delle Fpga viene anche confermata dall’integrazione on-chip delle funzioni di sicurezza, in particolare l’innovativo Sdm (Secure Design Manager) che supporta la cifratura e l'autenticazione orientata a settori, l'autenticazione multipla Mfa (Multi-Factor Authentication) e la tecnologia di sicurezza Puf (Physically Unclonable Function). L’autenticazione a settori con criptografia consente di configurare e autenticare i singoli settori durante la configurazione e la parziale riconfigurazione, rendendo in tal modo più robusta la sicurezza tra i settori. L’autentificazione Mfa consente di utilizzare chiavi multiple di identificazione che possono essere create da entità separate (per esempio, un settore richiede l’autentificazione da due sorgenti differenti. Particolarmente importante è la funzione Puf in quanto ogni Fpga dispone di un numero casuale generato in fase di processo di integrazione e questo può essere utilizzato la root key della Fpga, prevenendo in tal modo attacchi fuori linea per determinare la root key.
Le caratteristiche tecniche dell’Fpga/SoC Stratix 10 di Altera
- Fino a 5,5 milioni di elementi logici in un chip monolitico
- Interazione eterogenea in package SiP 3D.
- Fino a 144 transceiver
- Sottosistema HPS (Hard Processor Subsystem) basato su processore Arm quad-core a 64-bit Cortex-A53 operante a una frequenza massima di 1,5 GHz
- Dsp in virgola mobile con operazioni in singola precisione con un throughput massimo di 10 TFLOPS
- Secure Device Manager (SDM) che garantisce i massimi livelli di sicurezza
- Operazioni di rilevamento e correzione (scrubbing) di fenomeni SEU (Single-Event Upset)
- Tecnologia di processo Tri-Gate a 14 nm di Intel
