Nei moderni sistemi il progetto della sezione di potenza è diventato sempre più complesso a causa del fatto che la richiesta di energia a ogni livello, dal sistema stesso ai singoli circuiti integrati, è aumentata e assunto un carattere più dinamico. Nelle strutture di grandi dimensioni, come i datacenter, è necessario distribuire tensioni di diverso valore, da 12 o 24 Vdc fino a 48 Vdc, che devono raggiungere diverse destinazioni, dalla parte inferiore dei rack alla parte posteriore degli chassis fino ad arrivare ai SoC e alle Cpu. Nello stesso tempo i circuiti integrati delle più recenti generazioni richiedono alimentazioni capaci di garantire correnti elevate, range operativi estesi, transitori veloci e controlli di natura digitale. Il progetto di sistemi in grado di fornire potenza al punto di carico è divenuta un’operazione che comporta ottimizzazioni di più variabili a livello di sistema e l’implementazione di un progetto a segnali misti che richiede un’estesa ampiezza di banda.
Ristrutturare l’alimentazione
La gestione della potenza erogata a livello di sistema richiede la ricerca di vari compromessi. Sebbene 12, 24 e 28 Vdc siano valori di tensione ampiamente utilizzati nei settori automotive, dei data center e aeronautico, diverse aziende stanno sperimentando l’utilizzo della distribuzione diretta a 48 Vdc. Un’architettura di questo tipo prevede l’erogazione di una tensione di 48 Vdc ai regolatori PoL che alimentano direttamente carichi come i SoC per poi ridurre tale tensione a un valore inferiore che viene utilizzata per altri compiti. Secondo i dati forniti da Google un approccio di questo tipo ha permesso di ridurre di un fattore pari a 16 le perdite rispetto a un’architettura che prevede una distribuzione utilizzando una tensione di 12 V. In ogni caso, vi sono molte ragioni per non pilotare tensioni di valore così elevato all’interno dell’architettura del sistema. In primo luogo sono già disponibili numerose infrastrutture per implementare la distribuzione a 12 V, come commutatori Mosfet in silicio e regolatori di tipo commodity. D’altro canto, i regolatori PoL (Point of Load) a 48 V in grado di supportare una conversione a singolo stadio potrebbero richiedere l’uso di commutatori GaN molto più costosi. “Il tutto potrebbe ridursi a una valutazione tra spese di investimento e spese operative” ha commentato Mark Davidson, manager della power division di Intel Psg. “Sebbene sia possibile ottenere una maggiore efficienza con un’istallazione su larga scala di PoL che supportano la conversione diretta da una tensione a 48 V, non bisogna dimenticare che per effettuare la riduzione della tensione da un valore elevato a valori compresi tra 5 e 8 V è possibile utilizzare regolatori PoL più economici”. La distribuzione dell’energia eseguita sfruttando tensioni di valore inferiore permette di utilizzare PoL che permettono di soddisfare le esigenze dei chip nel sistema.
Strategie per la gestione della potenza
Per svariati decenni, seguendo i dettami della legge di Moore, è stato possibile realizzare circuiti integrati caratterizzati da livelli di densità sempre più elevati e consumi inferiori per unità di superficie del die. Con l’introduzione dei processi a 90 nm, la legge in base alla quale la densità di potenza dei transistor rimane costante al diminuire delle loro dimensioni fisiche non risulta più valida per cui è stato necessario introdurre complesse strategie di gestione della potenza per evitare il surriscaldamento degli integrati. Tra le numerose tecniche adottate si possono segnalare il “clock scaling” , che permette di rallentare il funzionamento di un chip nel caso stia operando a temperature troppo elevate, il “voltage scaling” da utilizzare per affrontare il problema del consumo di potenza statica e il “power gating” che permette di ridurre o scollegare l’alimentazione dei blocchi funzionali che in un determinato momento non vengono utilizzati. Tutte queste strategie non sono però implementabili in modo semplice su circuiti integrati complessi a causa della difficoltà di poter prevedere i futuri carichi di lavoro e di gestire la latenza implicita nell’adozione delle tecniche di “power gating”. Il congelamento di un blocco, per esempio, potrebbe voler dire isolare l’ambiente circostante, salvare il suo stato, modificare la sua tensione di alimentazione e la frequenza di clock e attendere la loro stabilizzazione: nel momento in cui bisogna ricorrere nuovamente a questo blocco, è necessario inizializzarlo nuovamente e ricollegarlo al sistema. Un altro problema è rappresentato dalla messa in sequenza, operazione richiesta quando i blocchi presenti all’interno di un circuito integrato richiedono valori di tensione differenti: in questo caso è necessario gestire l’ordine e le velocità delle rampe di salita e di discesa delle alimentazioni al fine di impedire il verificarsi di fenomeni di blocco in corrispondenza delle interfacce tra i blocchi. Di conseguenza i regolatori PoL sono chiamati a soddisfare esigenze via via più complesse e devono essere in grado di rispondere in tempi rapidi a comandi molto dettagliati proveniente dal circuito per la gestione della potenza relativi, ad esempio, a rampe di tensione specifiche, o gestire variazioni rapide del carico. “Tecniche di power gating particolarmente aggressive” ha sottolineato James Tschanz, ricercatore presso Intel “possono far variare la potenza richiesta a un terminale da valori dell’ordine delle decine di watt ad alcuni milliWatt”. I regolatori PoL, inoltre, devono essere in grado di seguire le oscillazioni della corrente senza in ogni caso superare le specifiche imposte in termini di rumore o errore di tensione. I progettisti potrebbero avere l’esigenza di passare in modo dinamico da regolatori di tipo buck, solitamente caratterizzati da un’efficienza maggiore per correnti di valore elevato a regolatori Ldo a basso rumore che, viceversa, sono più efficienti in presenza di correnti di valore ridotto. Ai regolatori potrebbe anche essere richiesto di fornire tensioni di valore più elevato per la programmazione delle memorie non volatili, nonché gestire le correnti di spunto di notevole intensità e i complessi requisiti di messa in sequenza tipici degli Fpga: tutto ciò, ovviamente, senza violare i severi vincoli, in termini di rumore, imposti per il corretto funzionamento dei circuiti analogici e dei blocchi di Sram. Per soddisfare questa serie di richieste in conflitto tra di loro è necessario prevedere la presenza, nelle immediate vicinanze dei chip che compongono il sistema, di parecchi regolatori PoL, oltre a un microcontrollore o un Fpga, per gestire il loro funzionamento congiunto in modo da assolvere nella maniera più efficiente possibile i compiti cui sono preposti. Implementare una strategia di gestione della potenza efficiente nelle situazioni reali è divenuto un compito così arduo che alcuni team di progettazione hanno pensato di affrontare il problema semplicemente installando condensatori di elevata capacità sulle schede in prossimità dei chip di maggiori dimensioni.
Individuare una soluzione
L’obiettivo di ciascun team di progettazione è trovare la migliore soluzione possibile per questi problemi. Uno degli approcci più ambiziosi prevede l’integrazione di tutti i PoL in chip di dimensioni maggiori. Un esempio è il programma Fully Integrated Voltage Regulator di Intel, in base al quale i regolatori, sia a commutazione sia lineari, sono integrati sullo stesso chip della Cpu. Come ha spiegato Tschanz: “È possibile posizionare i regolatori a commutazione in prossimità dei blocchi che devono alimentare, con gli induttori integrati all’interno del package, mentre gli Ldo possono essere posti vicini ai Pll e alle memorie presenti a bordo del chip”. In questo modo gli utenti devono solo fornire un valore di tensione di 1,8 V e non è richiesta una conoscenza approfondita dei meccanismi che regolano la gestione della potenza del chip. I produttori di regolatori, dal canto loro, sono impegnati nello sviluppo di PoL in grado di fornire più valori di tensioni di uscita e dotati di interfacce digitali per consentire la comunicazione bidirezionale con i controllori di potenza, capaci di gestire i comportamenti transitori e utilizzare frequenze di commutazione più elevate per soddisfare requisiti più severi relativi al rumore.
Un approccio innovativo
La start-up AnDapt ha proposto un approccio innovativo al problema della gestione della potenza. Secondo Kapil Shankar, Ceo della società, nel momento in cui un problema di progettazione inizia a presentare un numero troppo rilevante di incertezze, la soluzione solitamente proposta dal mondo industriale si può riassumere in una parola: programmabilità. “In questo caso” ha sottolineato “una Mcu non è una soluzione efficace, in particolar modo nei casi in cui è richiesta l’esecuzione simultanea di parecchi task in tempo reale. In uno scenario di questo tipo una Mcu non è in grado di garantire la latenza di tipo deterministico capace di soddisafre le attuali esigenze di gestione della potenza”. “In alcuni casi” ha proseguito Shankar “le modifiche da apportare riguardano il progetto della sezione analogica, per cui il software da solo non può fornire un ausilio alla soluzione del problema”. La soluzione messa a punto da AnDapt è rappresentata da un chip a segnali misti programmabile sul campo che si può considerare come una piattaforma di potenza a più terminali di tipo adattativo. L’architettura della piattaforma di AnDapt prevede due strutture programmabili basate su Sram, una delle quali è una struttura configurabile formata da percorsi di segnali analogici mentre l’altra è una struttura Fpga tradizionale. Queste due strutture sono completate da numerose tipologie di funzioni configurabili come ad esempio blocchi di potenza, blocchi sensore, Ram di compensazione e temporizzatori. AnDapt fornisce appositi modelli da utilizzare per configurare questi blocchi in modo che possano assolvere funzioni specifiche. Ad esempio un blocco di potenza può essere configurato in modo da funzionare come uno qualsiasi di una vasta gamma di regolatori a commutazione, regolatori Ldo, circuiti per la protezione della corrente o comparatore/Dac per il rilevamento della corrente. Un blocco sensore, invece, può essere programmato per funzionare come digitalizzatore di errori, comparatore, amplificatore per strumentazione o Dac di riferimento. Le memorie Cram (Compensation Ram) possono essere utilizzate come look-up table)per le funzioni aritmetiche programmate all’interno della struttura dell’Fpga per implementare funzioni di trasferimento per gli anelli di controllo digitali. Nella struttura dell’Fpga è possibile realizzare macchine a stati utili per svolgere compiti di controllo, messa in sequenza e interfacciamento. Le interconnessioni di natura analogica sono fornite dalla struttura analogica. La configurazione della piattaforma di potenza di AnDapt avviene attraverso un’interfaccia utente grafica, mentre il dispositivo progettato dall’utente può essere caratterizzato mediante un tool di simulazione integrato. Anche se non tutti i progetti richiedono livelli di flessibilità come quelli forniti da AnDapt, la piattaforma in questione si propone come un tool utile per affrontare in modo efficiente le complesse problematiche legate allo sviluppo di strategie per la distribuzione della potenza su più livelli di circuiti integrati, schede e sistemi sempre più sofisticati.
