Imperas Software, attiva nei modelli e nelle soluzioni di simulazione RISC-V, ha annunciato la sua partecipazione al DAC 60 con panel e presentazioni, nonché esposizioni e dimostrazioni dal vivo presso lo stand 2336. Uno dei momenti salienti della fiera è la sessione del panel RISC-V ospitata da Imperas.
Sessione del panel: Mantenere la promessa di RISC-V di dare ai progettisti la libertà di innovare: cosa serve?
Lo standard aperto dell'architettura del set di istruzioni (ISA) RISC-V sta accelerando il passo nella comunità dei semiconduttori. Ciò è dovuto alla natura aperta dell'ISA, che consente agli utenti di costruire processori specifici per il settore che possono contribuire a differenziare i prodotti. Questo slancio si basa su SoC reali che entrano in produzione? Cosa occorre per sviluppare un SoC basato su RISC-V? Quanto è matura la specifica? RISC-V è pronto per la prima serata? Chi si assume la responsabilità della verifica?
Questo gruppo di esperti, provenienti da diverse aree della comunità/ecosistema RISC-V, dalla fabbrica all'utente finale, cercherà di rispondere a queste domande e ad altre ancora, fornendo prospettive sulla preparazione di RISC-V e sul percorso verso il silicio basato su RISC-V.
"RISC-V è inevitabile" è stato lo slogan del RISC-V International di quest'anno", ha dichiarato Simon Davidmann, ceo di Imperas Software. "Ma quando arriverà? RISC-V è qui, ora? (I nostri clienti sembrano pensarla così!) Abbiamo organizzato questo panel per fornire diverse prospettive sulla maturità dell'intero ecosistema RISC-V, da parte di vari membri della comunità".
Presentazione: Estensione di RISC-V con istruzioni personalizzate
Una delle caratteristiche interessanti di RISC-V, secondo Imperas, è la possibilità di aggiungere, mantenendo il supporto software dell'ecosistema, nuove istruzioni ottimizzate ed estensioni all'implementazione di un processore. In un primo momento sembra un compito semplice quello di esaminare le opportunità presenti nel codice dell'applicazione che potrebbero essere accelerate con un nuovo hardware dedicato. Tuttavia, poiché l'hardware ha un ciclo di vita molto più lungo del software, è necessario prevedere gli aggiornamenti futuri e le esigenze della roadmap. Pertanto, l'arte della progettazione dell'ISA consiste nell'utilizzare un'analisi a grana fine per accelerare solo i passaggi chiave, lasciando al contempo una flessibilità sufficiente per supportare gli aggiornamenti e i progressi del software. Inoltre, negli array multi-core l'uso di estensioni personalizzate può offrire un canale di comunicazione leggero tra gli elementi del processore (PE). Ciò estende l'ambito di applicazione al di là del processore stesso, fino alla progettazione e all'analisi del sistema.
Questo intervento illustra le principali fasi di profilazione e analisi per le estensioni personalizzate e l'ottimizzazione e delinea i requisiti per la verifica. Dopo aver completato le fasi di progettazione e verifica, il passo finale consiste nel supportare gli sviluppatori di software nell'adozione delle nuove estensioni come parte della soluzione go-to-market.
Presentazione: Standard e metodologie aperte per i testbench di verifica RISC-V
Con l'aumento dell'adozione di implementazioni ottimizzate RISC-V, i team di verifica dei progetti SoC si trovano ora ad affrontare le sfide della verifica dei processori. I metodi tradizionali di verifica dei SoC a livello di blocco non sono all'altezza della complessità dell'implementazione di un processore multistato. Questo intervento illustra le nuove metodologie e risorse a disposizione dei team DV per la verifica di RISC-V.
Al centro di qualsiasi piano di verifica c'è un banco di prova di qualità, in grado di ospitare tutte le funzionalità del progetto con funzioni di analisi, che hanno una correlazione diretta con la qualità dell'RTL finale. Questo intervento illustra la RVVI (RISC-V Verification Interface), uno standard aperto per l'infrastruttura chiave dei banchi di prova di qualità. L'RVVI copre anche le metodologie e le linee guida per affrontare tutti i livelli di implementazione di RISC-V, comprese le ultime estensioni per vettori, crittografia, PMP e modalità di privilegio, oltre alle istruzioni personalizzate. Sulla base dello standard RVVI sono disponibili gratuitamente molte risorse DV aggiuntive con suite di test e librerie di copertura funzionale per molte delle estensioni ratificate.
L'intervento include esempi di alcuni popolari core open-source per illustrare la flessibilità di RVVI, oltre a spunti per l'utilizzo di un approccio basato su standard con SystemVerilog e UVM.
Presentazione: Verifica RISC-V - Introduzione all'arte perduta della verifica dei processori
Lo standard aperto RISC-V Instruction Set Architecture (ISA) offre agli sviluppatori nuove libertà di progettazione per un processore ottimizzato, mantenendo tutti i benefici e i vantaggi del pieno supporto dell'ecosistema. La verifica di RISC-V richiede sia test funzionali che la conformità alle specifiche ISA. Ora tutti gli sviluppatori che scelgono di esplorare le nuove libertà di progettazione di RISC-V dovranno anche considerare la sfida della verifica di RISC-V.
Questo intervento mette in evidenza gli standard aperti come la RISC-V Verification Interface (RVVI) per l'infrastruttura dei banchi di prova, supportata da risorse commerciali e liberamente disponibili con suite di test, librerie di copertura e altri IP di verifica.
L'intervento esaminerà anche i più recenti approcci alla verifica di RISC-V, comprese le complessità delle estensioni vettoriali, del PMP, della crittografia, dei privilegi e delle istruzioni personalizzate con la metodologia "lock-step-compare" che supporta eventi asincroni e operazioni di debug.
