I progettisti più avanzati che hanno implementato l’Usb 3.0 hanno iniziato a testare la tecnologia di interconnessione delle periferiche, conosciuta come SuperSpeed Usb già dalla fine dello scorso anno. Questa tecnologia, che consente dieci volte la velocità dell’Usb 2.0 e la compatibilità alle versioni precedenti dei driver Usb, crea diverse sfide ai gruppi di progettisti dei nuovi chipset. Gli sviluppatori che implementano l’Usb 3.0 sottolineano la scarsità di chip nativi SuperSpeed Phy cosi come le caratteristiche sofisticate del livello fisico quali l’equalizzazione dinamica, la gestione della potenza e l’alta velocità di cifra come sfide impegnative per la validazione del prodotto.
Tempi di aggancio molto veloci
Il protocollo Usb 3.0 ha molte caratteristiche in comune per quel che riguarda il livello fisico con Pci Express 2.0 inclusa la velocità di cifra a 5 Gbps e un clock embedded che richiede l’uso di una Pll per il recupero dei dati trasmessi. Usb 3.0 è inoltre dotato di un nuovo design del connettore e consente l’uso di cavi fino a 3 metri di lunghezza. L’’attenuazione sulla linea seriale a 5 GHz è considerevole e i ricevitori devono operare con margini molto limitati. Inoltre l’Usb 3.0 richiede una commutazione molto veloce dallo stato elettrico di riposo a minimo consumo allo stato attivo. Gli strumenti di analisi, per poter eseguire delle acquisizioni accurate, devono “pescare” su questi flussi il segnale dati ed estrarre il segnale di clock agganciandosi alle transizione del segnale stesso. Il Serdes dell’analizzatore deve rilevare lo stato di riposo e agganciare il segnale ogni qualvolta la sequenza di inizio trasmissione si presenta nel collegamento sotto esame. Qualsiasi ritardo nell’aggancio del segnale può causare che l’analizzatore perda alcuni dati. Se l’analizzatore non riesce a rimanere sincronizzato con la coppia Ricevitore/Trasmettitore TX/RX il risultato è che il sistema registrerà dati “spazzatura”nella traccia.
L’equalizzazione dinamica
È ormai certo che la maggior parte dei sistemi Usb 3.0 utilizzerà l’equalizzazione dinamica del ricevitore per superare i problemi di attenuazione del segnale quando si opera a frequenze di 5 GHz. Il livello fisico di SuperSpeed durante la fase di “training” del collegamento genera alcune sequenze di dati particolarmente ricche di contenuto armonico. Il ricevitore nel dispositivo SuperSpeed può così ottimizzare il diagramma ad occhio al fine di minimizzare l’effetto delle perdite nel dielettrico e gli effetti di “cross-talk”. Per garantire la sincronia con il collegamento anche il Serdes dell’analizzatore deve essere in grado di equalizzare il segnale a 5 Gbps.
La disponibilità del Phy
Come detto, per gli sviluppatori che stanno cominciando a utilizzare l’Usb 3.0 le difficoltà del collaudo vengo ulteriormente aggravate dalla scarsa disponibilità di Phy 3.0 nativi. Capita in alcuni casi che i produttori utilizzino dei prototipi di Phy nella piattaforma di sviluppo prima di integrare il blocco analogico in un Asic. Per consentire di fare misure in fase molto iniziale, l’utilizzo di questi prototipi può anche essere fatto nella strumentazione di misura. Così facendo però si incorre nel rischio probabile di una interoperabilità molto scarsa e di avere problemi quando si effettueranno misure su apparati in produzione. Per fortuna LeCroy, grazie agli ingenti investimenti fatti per poter progettare con Pci Express, ha sviluppato schemi di cattura con un front-end analogico alternativo in grado di operare su segnali a 5 Gbps riducendo la dipendenza ai Phy prototipali.
La gestione della potenza
Le specifiche Usb 3.0 definiscono strategie aggressive nella gestione della potenza per ridurre il consumo elettrico e quindi allungare la vita delle batterie. Quando infatti un dispositivo SuperSpeed esce dal suo stato di riposo (transizione da U1 a U0) genera il Lfps (Low Frequency Periodic Signaling) e si sposta sugli stati ‘Recovery” e “Link Training”. L’attuale specifica Usb 3.0 definisce un tempo si transizione “latency” molto stretto di circa 1 us per passare dagli stati di potenza da U1 a U0. Così come per il Link Training iniziale, il front end dell’analizzatore deve rilevare ogni stato in essere durante queste frequenti modalità di risparmio energetico. Qualunque ritardo nell’aggancio del segnale quando si esca dalla fase di riposo può risultare nella perdita di sincronizzazione con il dispositivo sotto esame.
La prototipazione basata su Fpga
Nel tentativo di accelerare le fasi di sviluppo e approdare rapidamente sul mercato, alcuni produttori utilizzano emulatori hardware o piattaforme di sviluppo basate su Fpga. Mentre la maggior parte delle periferiche alla fine verrà implementata come un SoC, bisogna sottolineare come questo ambiente di collaudo consenta di mettere a punto vaste porzioni di logiche digitali o IP a velocità ridotte. Per i progetti di assoluta avanguardia che superano ciò che può essere implementato in una moderna Fpga bisogna dire che ci sono enormi vantaggi nel prototiparne il progetto a velocità ridotte per verificarne le funzionalità (ad esempio a mezza velocità, un quarto di velocità, ecc.). La possibilità di catturare e analizzare pacchetti SuperSpeed trasmessi a una frequenza di clock stabilita dall’utente consente la verifica della logica del layer Mac prima di trasportare il progetto sul silicio.
Voyager, il sistema di verifica per l’Usb
Come spesso accade di fronte alle sfide più impegnative che coinvolgono il settore dell’elettronica, i maggiori produttori di strumentazione per il collaudo non sono stati a guardare. La prima azienda al mondo a lanciare una piattaforma di collaudo dedicata al SuperSpeed Usb 3.0 è stata LeCroy, con il suo sistema Voyager M3 in grado, secondo i responsabili della casa americana, di analizzare, verificare ed esercitare i chipset Usb 3.0. Il front end dell’analizzatore Voyager si avvantaggia di circuiti personalizzati provenienti dal loro sistema d’analisi per Pci Express Gen 2 a 5 Gbps, al fine di fornire serraggio rapido e accuratezza senza compromessi per le acquisizioni SuperSpeed. Il sistema, pienamente compatibile con lo Ssc (Spread Spectrum Clocking) e il Data Scrambling, è anche dotato di un supporto speciale per l’equalizzazione dinamica. Questo consente allo strumento di rimanere nel flusso dati acquisendo la sequenza di training del link e di recuperare senza sbavature dallo stato di quiete elettrica. Tutti i parametri del training, inclusi gli elementi di temporizzazione, sono riportati sulla traccia visualizzata, in quanto sono transizioni individuali del bus e dello stato elettrico. L’interfaccia fisica dell’analizzatore Voyager include sia connettori SuperSpeed che linee di ingresso differenziale Input/Output, utilizzabili come un meccanismo alternativo di registrazione con le schede che sono nelle loro fasi iniziali di sviluppo. Il sistema è offerto sia come analizzatore che come esercitatore, e può operare con frequenze di clock frazionali o con una fonte di clock esterna fino a 10 KHz. Il Voyager utilizza la leggendaria Catc Trace che è, di fatto, la visualizzazione standard tipica del settore per l’analisi dei protocolli Usb 2.0. Opportunamente si può dire che, per molti progetti di verifica, gli esperti di protocolli della LeCroy hanno già pensato ad abbattere l’ostacolo del sondare a 5 Gbps i protocolli Usb 3.0.
